Verilog - Revizia istoricului

Yo3iti la 26 ianuarie 2020 19:39

2020-01-26T19:39:38Z

← Versiunea anterioară		Versiunea de la data 26 ianuarie 2020 22:39
Linia 1:		Linia 1:
	Verilog este un limbaj de descriere ~~„hardware��“~~ ([[HDL]]) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogice, digitale şi mixte pe diferite niveluri de abstractizare.		Verilog este un limbaj de descriere „hardware“ ([[HDL]]) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogice, digitale şi mixte pe diferite niveluri de abstractizare.
	Limbajul are o sintaxă similară cu cea a limbajului C, ceea ce îl face familiar în utilizare. Astfel, ca şi limbajul C, Verilog are un pre-procesor, construcţii de control ca „if”, „while”, etc, rutine de afişare şi operatori similare lui C. El diferă însă fundamental de C în anumite aspecte, ca de exemplu: utilizează begin/end pentru delimitarea blocurilor de cod, utilizează constante definite pe dimensiuni de biţi, nu are structuri, pointeri şi subrutine recursive (totuşi, System Verilog include acum aceste capabilităţi) şi lucrează cu conceptul de timp, important pentru sincronizare.		Limbajul are o sintaxă similară cu cea a limbajului C, ceea ce îl face familiar în utilizare. Astfel, ca şi limbajul C, Verilog are un pre-procesor, construcţii de control ca „if”, „while”, etc, rutine de afişare şi operatori similare lui C. El diferă însă fundamental de C în anumite aspecte, ca de exemplu: utilizează begin/end pentru delimitarea blocurilor de cod, utilizează constante definite pe dimensiuni de biţi, nu are structuri, pointeri şi subrutine recursive (totuşi, System Verilog include acum aceste capabilităţi) şi lucrează cu conceptul de timp, important pentru sincronizare.

Yo3iti la 26 ianuarie 2020 19:39

2020-01-26T19:39:24Z

← Versiunea anterioară		Versiunea de la data 26 ianuarie 2020 22:39
Linia 1:		Linia 1:
	Verilog este un limbaj de descriere ~~"hardware"~~ ([[HDL]]) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogice, digitale şi mixte pe diferite niveluri de abstractizare.		Verilog este un limbaj de descriere „hardware��“ ([[HDL]]) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogice, digitale şi mixte pe diferite niveluri de abstractizare.
	Limbajul are o sintaxă similară cu cea a limbajului C, ceea ce îl face familiar în utilizare. Astfel, ca şi limbajul C, Verilog are un pre-procesor, construcţii de control ca ~~“if”~~, ~~“while”~~, etc, rutine de afişare şi operatori similare lui C. El diferă însă fundamental de C în anumite aspecte, ca de exemplu: utilizează begin/end pentru delimitarea blocurilor de cod, utilizează constante definite pe dimensiuni de biţi, nu are structuri, pointeri şi subrutine recursive (totuşi, System Verilog include acum aceste capabilităţi) şi lucrează cu conceptul de timp, important pentru sincronizare.		Limbajul are o sintaxă similară cu cea a limbajului C, ceea ce îl face familiar în utilizare. Astfel, ca şi limbajul C, Verilog are un pre-procesor, construcţii de control ca „if”, „while”, etc, rutine de afişare şi operatori similare lui C. El diferă însă fundamental de C în anumite aspecte, ca de exemplu: utilizează begin/end pentru delimitarea blocurilor de cod, utilizează constante definite pe dimensiuni de biţi, nu are structuri, pointeri şi subrutine recursive (totuşi, System Verilog include acum aceste capabilităţi) şi lucrează cu conceptul de timp, important pentru sincronizare.

Yo3iti: Pagină nouă: Verilog este un limbaj de descriere "hardware" (HDL) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogic...

2020-01-26T19:34:04Z

Pagină nouă: Verilog este un limbaj de descriere "hardware" (HDL) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogic...

Pagină nouă

Verilog este un limbaj de descriere "hardware" ([[HDL]]) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogice, digitale şi mixte pe diferite niveluri de abstractizare.
Limbajul are o sintaxă similară cu cea a limbajului C, ceea ce îl face familiar în utilizare. Astfel, ca şi limbajul C, Verilog are un pre-procesor, construcţii de control ca “if”, “while”, etc, rutine de afişare şi operatori similare lui C. El diferă însă fundamental de C în anumite aspecte, ca de exemplu: utilizează begin/end pentru delimitarea blocurilor de cod, utilizează constante definite pe dimensiuni de biţi, nu are structuri, pointeri şi subrutine recursive (totuşi, System Verilog include acum aceste capabilităţi) şi lucrează cu conceptul de timp, important pentru sincronizare.