Verilog

De la YO3ITI
Salt la: navigare, căutare

Verilog este un limbaj de descriere „hardware“ (HDL) utilizat pentru a modela sisteme numerice. Limbajul suportă proiectare, verificare şi implementare a circuitelor analogice, digitale şi mixte pe diferite niveluri de abstractizare. Limbajul are o sintaxă similară cu cea a limbajului C, ceea ce îl face familiar în utilizare. Astfel, ca şi limbajul C, Verilog are un pre-procesor, construcţii de control ca „if”, „while”, etc, rutine de afişare şi operatori similare lui C. El diferă însă fundamental de C în anumite aspecte, ca de exemplu: utilizează begin/end pentru delimitarea blocurilor de cod, utilizează constante definite pe dimensiuni de biţi, nu are structuri, pointeri şi subrutine recursive (totuşi, System Verilog include acum aceste capabilităţi) şi lucrează cu conceptul de timp, important pentru sincronizare.