YO3ITI - Schimbări recente [ro]

Copierea unui proiect vivado prin Tcl

Yo3iti — Tue, 03 Nov 2026 22:59:57 GMT

De ce copiem proiectul?

← Versiunea anterioară		Versiunea de la data 4 noiembrie 2026 00:59
(Nu s-au afișat 2 versiuni intermediare efectuate de același utilizator)
Linia 1:		Linia 1:
	= Copierea unui proiect Vivado pentru un experiment nou =		= Copierea unui proiect Vivado pentru un experiment nou =

	Acest tutorial prezintă crearea unei copii cu un nume diferit a unui proiect Vivado funcțional, păstrând originalul ca punct de referință. În exemplu, proiectul unui oscilator NCO pe Arty Z7 este copiat pentru dezvoltarea unui sistem de procesare I/Q cu date primite prin Ethernet.		Acest tutorial prezintă crearea unei copii cu un nume diferit a unui proiect Vivado funcțional, păstrând originalul ca punct de referință. În exemplu, proiectul unui oscilator NCO pe Arty Z7 este copiat pentru dezvoltarea unui sistem de procesare I/Q cu date primite prin Ethernet. Am vrut să păstrez versiunea existentă a proiectului NCO fără a-i mai aduce modificări suplimentare, astfel că o copie sub un nume nou a fost soluția cea mai evidentă.

	== Configurația utilizată ==		== Configurația utilizată ==
Linia 16:		Linia 16:
	== De ce copiem proiectul? ==		== De ce copiem proiectul? ==

	Proiectul existent conține deja sistemul de procesare Zynq configurat, infrastructura AXI, modulul GPIO pentru ~~cuvântul~~ de acord, oscilatorul NCO, logica de generare a ~~sinusului~~ prin ~~tabel~~ și analizorul logic integrat ILA. Copierea evită reconstruirea acestor blocuri și a conexiunilor dintre ele.		Proiectul existent conține deja sistemul de procesare Zynq configurat, infrastructura AXI, modulul GPIO pentru octetul de acord al frecvenței, oscilatorul NCO, logica de generare a undei sinusoidale prin LUT și analizorul logic integrat ILA. Copierea evită reconstruirea acestor blocuri și a conexiunilor dintre ele.

	Vivado oferă comanda <code>save_project_as</code> pentru salvarea unui proiect cu un nume nou, într-o locație nouă. Verificarea căilor surselor este importantă deoarece un proiect poate utiliza și fișiere aflate în afara propriului director.		Vivado oferă comanda <code>save_project_as</code> pentru salvarea unui proiect cu un nume nou, într-o locație nouă. Verificarea căilor surselor este importantă deoarece un proiect poate utiliza și fișiere aflate în afara propriului director.

Copierea unui proiect vivado prin Tcl

Yo3iti — Tue, 03 Nov 2026 22:54:03 GMT

Pagină nouă: = Copierea unui proiect Vivado pentru un experiment nou = Acest tutorial prezintă crearea unei copii cu un nume diferit a unui proiect Vivado funcțional, păstrând originalul ca punct de referință. În exemplu, proiectul unui oscilator NCO pe Arty Z7 este copiat pentru dezvoltarea unui sistem de procesare I/Q cu date primite prin Ethernet. == Configurația utilizată == * Sistem de operare: Windows 11. * Mediu de dezvoltare: Vivado 2025.2. * Placă: Digilent Arty Z7-2...

Pagină nouă

= Copierea unui proiect Vivado pentru un experiment nou =

Acest tutorial prezintă crearea unei copii cu un nume diferit a unui proiect Vivado funcțional, păstrând originalul ca punct de referință. În exemplu, proiectul unui oscilator NCO pe Arty Z7 este copiat pentru dezvoltarea unui sistem de procesare I/Q cu date primite prin Ethernet.

== Configurația utilizată ==

* Sistem de operare: Windows 11.
* Mediu de dezvoltare: Vivado 2025.2.
* Placă: Digilent Arty Z7-20.
* Circuit: <code>xc7z020clg400-1</code>.
* Proiect original: <code>arty_z7_nco</code>.
* Proiect nou: <code>arty_z7_iq</code>.

Lista de surse din această sesiune a confirmat că toate cele 163 de căi afișate pentru fișierele HDL, de constrângeri și de diagramă bloc se aflau în directorul noului proiect. Proiectul copiat nu a fost încă recompilat sau testat pe placă.

== De ce copiem proiectul? ==

Proiectul existent conține deja sistemul de procesare Zynq configurat, infrastructura AXI, modulul GPIO pentru cuvântul de acord, oscilatorul NCO, logica de generare a sinusului prin tabel și analizorul logic integrat ILA. Copierea evită reconstruirea acestor blocuri și a conexiunilor dintre ele.

Vivado oferă comanda <code>save_project_as</code> pentru salvarea unui proiect cu un nume nou, într-o locație nouă. Verificarea căilor surselor este importantă deoarece un proiect poate utiliza și fișiere aflate în afara propriului director.

== Pregătirea proiectului original ==

# Deschide proiectul funcțional <code>arty_z7_nco</code>.
# Salvează toate fișierele HDL modificate și diagrama bloc.
# Așteaptă finalizarea eventualelor operații de sinteză sau implementare.
# Deschide '''Tcl Console''' în Vivado.

Comenzile de mai jos se execută în Vivado, nu în Windows PowerShell.

== Crearea copiei ==

În acest exemplu, directorul de destinație se află la același nivel cu directorul proiectului original. Adaptează căile dacă proiectele tale sunt stocate în altă parte.

<syntaxhighlight lang="tcl">
# Alegem numele noului proiect și un director de destinație separat.
set new_name arty_z7_iq
set new_dir {C:/Users/mianc/Documents/03-Programare/Vivado/arty_z7_iq}

# Oprim operația dacă destinația există deja, pentru a evita suprascrierea.
if {[file exists $new_dir]} {
error "Directorul de destinatie exista deja: $new_dir"
}

# Copiem proiectul deschis, folosind noul nume.
save_project_as $new_name $new_dir

# Confirmăm numele și directorul proiectului activ.
puts "Proiect activ: [current_project]"
puts "Directorul proiectului: [get_property DIRECTORY [current_project]]"
</syntaxhighlight>

Rezultatul așteptat pentru identificarea proiectului:

<pre>
Proiect activ: arty_z7_iq
Directorul proiectului: C:/Users/mianc/Documents/03-Programare/Vivado/arty_z7_iq
</pre>

Dacă destinația există deja, oprește-te și verifică ce conține. Alege un alt director neutilizat pentru a păstra experimentele anterioare. Dacă execuți comenzile individual în consolă, nu continua după apariția unei erori.

== Verificarea căilor fișierelor sursă ==

Înainte de a modifica proiectul copiat, afișează fișierele pe care acesta le utilizează:

<syntaxhighlight lang="tcl">
# Afișăm fișierele HDL, de constrângeri și de diagramă bloc din proiect.
foreach f [get_files -all] {
if {[string tolower [file extension $f]] in {.v .sv .vhd .vhdl .xdc .bd}} {
puts $f
}
}
</syntaxhighlight>

În acest experiment, principalele surse copiate au fost:

<pre>
arty_z7_iq/arty_z7_iq.srcs/sources_1/new/nco_phase.v
arty_z7_iq/arty_z7_iq.srcs/sources_1/new/nco_sine_lut.v
arty_z7_iq/arty_z7_iq.srcs/sources_1/bd/nco_design/nco_design.bd
arty_z7_iq/arty_z7_iq.srcs/sim_1/new/tb_nco_phase.v
</pre>

Fișierele HDL generate, constrângerile blocurilor IP și modulul HDL de nivel superior generat și gestionat de Vivado, numit ''wrapper'', aveau, de asemenea, căi în interiorul directorului <code>arty_z7_iq</code>.

Dacă o cale indică proiectul original sau un alt director partajat, verific-o înainte de a edita fișierul. Schimbarea numelui proiectului nu garantează copierea tuturor dependențelor externe. Dacă proiectul utilizează fișiere de date pentru tabele, depozite IP proprii sau căi absolute în codul HDL, verifică-le separat. Lista filtrată după extensii de mai sus nu acoperă toate aceste situații.

== Denumiri care pot rămâne neschimbate ==

Noul proiect se numește <code>arty_z7_iq</code>, însă diagrama bloc existentă poate păstra numele <code>nco_design</code>. Modulele HDL, precum <code>nco_phase</code> și <code>nco_sine_lut</code>, își pot păstra și ele numele.

Nu este necesară redenumirea fiecărui obiect intern pentru a corespunde numelui proiectului.

== Mesaje observate în timpul copierii ==

Vivado a afișat avertismente conform cărora interfața de ceas <code>clk</code>, identificată automat, nu avea o interfață de magistrală asociată și nici parametrul <code>FREQ_HZ</code>. Aceste mesaje nu au împiedicat copierea. Ele privesc metadatele interfeței și trebuie analizate la validarea proiectului în curs de dezvoltare; nu demonstrează existența unei încălcări a constrângerilor de temporizare.

== Continuarea dezvoltării ==

# Confirmă că proiectul activ este <code>arty_z7_iq</code> înainte de a face modificări.
# Deschide fișierul <code>nco_design.bd</code> din copie și verifică legăturile existente.
# Adaugă și simulează treptat noile blocuri de procesare I/Q.
# Validează diagrama bloc, refă sinteza și implementarea, apoi verifică temporizarea după modificări.
# Exportă un fișier XSA nou când configurația hardware este pregătită pentru integrarea cu Linux.

Proiectul original <code>arty_z7_nco</code> rămâne referința funcțională. Păstrează noul fișier XSA și fișierele de pornire rezultate în locații clar separate de cele originale.

== PetaLinux este un proiect separat ==

Această procedură copiază doar proiectul hardware Vivado. Proiectul PetaLinux de pe Ubuntu, configurația sa de rețea, aplicațiile C și conținutul cardului SD se gestionează separat.

Înainte de a importa configurația hardware modificată, creează un proiect PetaLinux separat sau o copie adecvată a configurației și a rețetelor proprii. O copie simplă a directorului de compilare Yocto nu este neapărat portabilă, deoarece fișierele generate pot conține căi absolute. Păstrează imaginea funcțională și fișierele sale de pornire ca referință.

== Referință ==

* [https://github.com/Xilinx/Vivado-Design-Tutorials/blob/2025.2/Versal/Boot_and_Config/Segmented_Configuration/README.md Tutorial AMD Vivado: crearea unor variante pornind de la un proiect de referință, folosind save_project_as]. Exemplul din sursă utilizează platforma Versal și documentează metoda generală de copiere a proiectului; configurația hardware Arty Z7 este cea descrisă în prezentul tutorial.

Despre FPGA-uri

Yo3iti — Tue, 03 Nov 2026 22:53:39 GMT

Tutoriale

← Versiunea anterioară		Versiunea de la data 4 noiembrie 2026 00:53
(Nu s-au afișat 6 versiuni intermediare efectuate de același utilizator)
Linia 9:		Linia 9:
	Aceste pagini reprezintă o colecție de informații obținute din diverse experimente personale. Deoarece volumul de informații a crescut, pe 1 noiembrie 2026 le-am organizat mai structurat, pe domenii de experimente.		Aceste pagini reprezintă o colecție de informații obținute din diverse experimente personale. Deoarece volumul de informații a crescut, pe 1 noiembrie 2026 le-am organizat mai structurat, pe domenii de experimente.

	==~~Link-uri interne~~==		==Tutoriale==
	* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.		Documente complete și consistente despre diverse subiecte, orientate strict către activitea practică.
	* [[Comenzi TCL în Vivado]]
	* [[Interfața Tcl în Vivado]]		* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] — în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.
	* [[~~Despre Arty Z7~~]] ~~— Am achiziționat această placă pentru experimente HDL pe platforme Xilinx. Aici sunt informații despre ea.~~		* [[Comenzi TCL în Vivado]] — Informații despre documentația oficială AMD foarte detaliată pentru comenzile Tcl utilizate în Vivado Design Suite. Aceasta acoperă atât comenzile individuale, cât și programarea scripturilor pentru automatizarea proiectelor FPGA.
			* [[Interfața Tcl în Vivado]] — Un tutorial tehnic, cu exemple Tcl executabile în Vivado și un studiu de caz pentru Arty Z7-20. Comenzile de interogare, modificarea proprietăților, constrângerile XDC și automatizarea fluxului de implementare sunt separate. Sintaxa e verificată în documentația AMD, în special acolo unde diferă între obiectele proiectului și obiectele designului.
			* [[Copierea unui proiect vivado prin Tcl]]

	==Documentație==		==Documentație==
			Informații disparate, fragmentate, adunate din diverse surse și nestructurate. E o colecție de informații realizată drept ''aide mémoire'', ca să-mi amintesc anumite noțiuni.
	* [[Comparație între diverse plăci de dezvoltare cu FPGA\|Comparație între diverse plăci de dezvoltare cu FPGA]]		* [[Comparație între diverse plăci de dezvoltare cu FPGA\|Comparație între diverse plăci de dezvoltare cu FPGA]]
	* [[Digilent Arty A7-100T vs Arty Z7 (Zynq-7000 Z7020)\|Comparație între Digilent Arty A7-100T și Arty Z7 (Zynq-7000 Z7020)]]		* [[Digilent Arty A7-100T vs Arty Z7 (Zynq-7000 Z7020)\|Comparație între Digilent Arty A7-100T și Arty Z7 (Zynq-7000 Z7020)]]

Interfața Tcl în Vivado

Yo3iti — Tue, 03 Nov 2026 21:23:45 GMT

Afișare diferențe

Interfața Tcl în Vivado

Yo3iti — Tue, 03 Nov 2026 20:06:33 GMT

Pagină nouă: = Interfața Tcl în AMD Vivado: obiecte, proprietăți și automatizarea proiectelor FPGA = == 1. Introducere == '''AMD Vivado Design Suite''' este mediul de dezvoltare utilizat pentru proiectarea, sinteza, implementarea și configurarea circuitelor FPGA și a dispozitivelor adaptive SoC din familiile acceptate de Vivado. Deși Vivado oferă o interfață grafică (GUI), o mare parte a funcționalității sale este accesibilă prin intermediul interpretorului '''Tcl (Too...

Afișare diferențe

Despre FPGA-uri

Yo3iti — Tue, 03 Nov 2026 20:06:13 GMT

Link-uri interne

← Versiunea anterioară		Versiunea de la data 3 noiembrie 2026 22:06
Linia 12:		Linia 12:
	* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.		* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.
	* [[Comenzi TCL în Vivado]]		* [[Comenzi TCL în Vivado]]
			* [[Interfața Tcl în Vivado]]
	* [[Despre Arty Z7]] — Am achiziționat această placă pentru experimente HDL pe platforme Xilinx. Aici sunt informații despre ea.		* [[Despre Arty Z7]] — Am achiziționat această placă pentru experimente HDL pe platforme Xilinx. Aici sunt informații despre ea.

Comenzi TCL în Vivado

Yo3iti — Tue, 03 Nov 2026 19:27:03 GMT

Afișare diferențe

Despre FPGA-uri

Yo3iti — Tue, 03 Nov 2026 19:10:50 GMT

Link-uri interne

← Versiunea anterioară		Versiunea de la data 3 noiembrie 2026 21:10
(Nu s-a afișat o versiune intermediară efectuată de același utilizator)
Linia 12:		Linia 12:
	* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.		* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.
	* [[Comenzi TCL în Vivado]]		* [[Comenzi TCL în Vivado]]
	* [[Despre Arty Z7]]		* [[Despre Arty Z7]] — Am achiziționat această placă pentru experimente HDL pe platforme Xilinx. Aici sunt informații despre ea.

	==Documentație==		==Documentație==

Despre Arty Z7

Yo3iti — Tue, 03 Nov 2026 19:08:57 GMT

Pagină nouă: ==Proprietățile FPGA din Arty Z7== Pentru Arty Z7, part name este: <syntaxhighlight lang="tcl"> report_property [get_parts xc7z020clg400-1] </syntaxhighlight> Cu proprietățile: <syntaxhighlight lang="debug"> Property Type Read-only Value ARCHITECTURE string true zynq ARCHITECTURE_FULL_NAME string true Zynq-7000 AVAILABLE_CONFIG_MODES string* true {JTAG/Boundary Scan} AVAILABLE_IOBS int tr...

Pagină nouă

==Proprietățile FPGA din Arty Z7==
Pentru Arty Z7, part name este:
<syntaxhighlight lang="tcl">
report_property [get_parts xc7z020clg400-1]
</syntaxhighlight>
Cu proprietățile:
<syntaxhighlight lang="debug">
Property Type Read-only Value
ARCHITECTURE string true zynq
ARCHITECTURE_FULL_NAME string true Zynq-7000
AVAILABLE_CONFIG_MODES string* true {JTAG/Boundary Scan}
AVAILABLE_IOBS int true 125
BLOCK_RAMS int true 140
CLASS string true part
COLS int true 187
COMPATIBLE_PARTS string* true xc7z010clg400
C_FAMILY string true zynq
DEVICE string true xc7z020
DSP int true 220
FAMILY string true zynq
FE int true 0
FLIPFLOPS int true 106400
GB_TRANSCEIVERS int true 0
IDCODE string true 0x03727093
IO_PIN_COUNT int true 400
IO_STANDARDS string true LVTTL LVCMOS33 LVCMOS25 LVCMOS18 LVCMOS15 LVCMOS12 HSUL_12 HSTL_I HSTL_II HSTL_I_18 HSTL_II_18 SSTL18_I SSTL18_II SSTL15 SSTL15_R SSTL135 SSTL135_R DIFF_HSTL_I DIFF_HSTL_II DIFF_HSTL_I_18 DIFF_HSTL_II_18 DIFF_SSTL18_I DIFF_SSTL18_II DIFF_SSTL15 DIFF_SSTL15_R DIFF_SSTL135 DIFF_SSTL135_R DIFF_HSUL_12 PCI33_3 MOBILE_DDR DIFF_MOBILE_DDR BLVDS_25 LVDS_25 RSDS_25 TMDS_33 MINI_LVDS_25 PPDS_25
LUT_ELEMENTS int true 53200
MAX_OPERATING_TEMPERATURE int true 0
MAX_OPERATING_VOLTAGE double true 1.050
MCBS int true 0
MIN_OPERATING_TEMPERATURE int true 0
MIN_OPERATING_VOLTAGE double true 0.950
MMCM int true 4
NAME string true xc7z020clg400-1
PACKAGE string true clg400
PACKAGE_PINOUT_VERSION string true FINAL 2012-06-26
PACKAGE_PIN_DELAY_VERSION string true VERS. 2.0 2012-06-26
PCI_BUSES int true 0
REF_OPERATING_TEMPERATURE int true 0
REF_OPERATING_VOLTAGE double true 0.950
ROWS int true 157
SLICES int true 13300
SLRS int true 1
SPEED string true -1
SPEED_LABEL string true PRODUCTION
SPEED_LEVEL_ID string true 1.12
SPEED_LEVEL_ID_DATE string true 2019-11-22
SSN_REPORT bool true 1
SUPPORTS_NEXTGEN_VERSAL bool true 0
TEMAC_NETWORK_CONTROLLERS int true 0
TEMPERATURE_GRADE_LETTER string true
</syntaxhighlight>

Despre FPGA-uri

Yo3iti — Tue, 03 Nov 2026 19:08:49 GMT

Link-uri interne

← Versiunea anterioară		Versiunea de la data 3 noiembrie 2026 21:08
Linia 12:		Linia 12:
	* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.		* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.
	* [[Comenzi TCL în Vivado]]		* [[Comenzi TCL în Vivado]]
	* [[Arty Z7]]		* [[Despre Arty Z7]]

	==Documentație==		==Documentație==

Comenzi TCL în Vivado

Yo3iti — Tue, 03 Nov 2026 19:08:20 GMT

Proprietățile FPGA din Arty Z7

@@ Linia 103: / Linia 103: @@
 <syntaxhighlight lang="zsh">
 help
 </syntaxhighlight>

Despre FPGA-uri

Yo3iti — Tue, 03 Nov 2026 19:07:39 GMT

Link-uri interne

← Versiunea anterioară		Versiunea de la data 3 noiembrie 2026 21:07
Linia 11:		Linia 11:
	==Link-uri interne==		==Link-uri interne==
	* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.		* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.
			* [[Comenzi TCL în Vivado]]
	* [[Arty Z7]]		* [[Arty Z7]]

Arty Z7

Yo3iti — Tue, 03 Nov 2026 19:07:13 GMT

Yo3iti a redenumit pagina Arty Z7 în Comenzi TCL în Vivado

Afișare diferențe

Arty Z7

Yo3iti — Tue, 03 Nov 2026 17:33:31 GMT

Pagină nouă: __TOC__ =Link-uri externe= * [https://docs.amd.com/r/2025.2-English/ug1144-petalinux-tools-reference-guide/Building-a-System-Image PetaLinux Tools Documentation: Reference Guide (UG1144)]

Pagină nouă

__TOC__
=Link-uri externe=
* [https://docs.amd.com/r/2025.2-English/ug1144-petalinux-tools-reference-guide/Building-a-System-Image PetaLinux Tools Documentation: Reference Guide (UG1144)]

Despre FPGA-uri

Yo3iti — Sun, 01 Nov 2026 10:09:48 GMT

← Versiunea anterioară		Versiunea de la data 1 noiembrie 2026 12:09
Linia 10:		Linia 10:

	==Link-uri interne==		==Link-uri interne==
	* [[FPGA:Toolchains — Suite de dezvoltare\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.		* [[FPGA Toolchains — Suite de dezvoltare: TerosHDL\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.
	* [[Arty Z7]]		* [[Arty Z7]]

FPGA:Toolchains — Suite de dezvoltare

Yo3iti — Sun, 01 Nov 2026 10:08:52 GMT

Yo3iti a redenumit pagina FPGA:Toolchains — Suite de dezvoltare în FPGA Toolchains — Suite de dezvoltare: TerosHDL

Pagină nouă

__TOC__
=Toolchains — Suite de dezvoltare=
'''8/02/2026'''

Cred că cel mai bun echivalent în limba română pentru ''toolchains'' este ''suite de dezvoltare'' sau ''instrumente de dezvoltare'' și reprezintă un ansamblu de instrumente a căror utilizare permite realizarea unor aplicații de la cap la coadă.

Personal prefer termenul de ''suite de dezvoltare'' deoarece este mai ilustrativ pentru imaginea unui grup de aplicații și alte instrumente, hardware și software, care conlucrează pentru realizarea produsului finit.

Cel mai mult am lucrat cu Quartus Prime de la Altera (Intel a re-promovat recent brand-ul '''Altera''' pentru divizia sa de circuite programabile). Nu am deloc experiență cu platformele similare de la Xilinx ([https://www.xilinx.com/support/download.html Vivado] & co.) sau Lattice ([https://www.latticesemi.com/icecube2 IceCube2]). Dar diferențele nu trebuie să fie mari, poate diferă doar anumite detalii de implementare a unor funcționalități specifice. Indiferent de platformă (Intel-Altera, AMD-Xilinx sau Lattice etc) toate trec obligatoriu prin aceleași etape:
#Design — Proiectare
#Sinteză
#Plasare și rutare
#Analiza duratelor (timing analysis)
#Programarea FPGA-ului
#Testarea și verificarea

Pentru Windows și Linux există instrumente care includ atât sinteza cât și plasarea și rutarea circuitelor. Pentru Mac nu există ''toolchain'' care să facă asta. Cel mai apropiat este TerosHDL, modul pentru Visual Studio Code. Recent l-am instalat și utilizat cu success, nu fără bătaie de cap. Mai jos sunt câteva lucruri de care trebuie ținut cont pentru o bună funcționare:

#Crearea și activarea unui mediu virtual (virtual environment) Python <3.12
#Instalare edalize
#Instalare vunit
#Instalare ghdl
#Instalare Icarus Verilog

===Mediul virtual Python===
Acesta nu trebuie să fie mai mare de 3.11. Edalize are anumite cerințe specifice în ceea ce privește versiunea Python:
<syntaxhighlight lang="bash">
python3.11 -m venv venv
source venv/bin/activate
</syntaxhighlight>

Din acest motiv am folosit versiunea 3.11.14:
<syntaxhighlight lang="bash">
python --version
>> Python 3.11.14
pip show edalize | grep Requires
>> Requires: Jinja2
</syntaxhighlight>

Apoi am instalat modulele:
<syntaxhighlight lang="bash">
pip install --upgrade pip
pip install vunit_hdl edalize
pip list
>>
Package Version
---------- -------
colorama 0.4.6
edalize 0.6.5
Jinja2 3.1.6
MarkupSafe 3.0.3
pip 26.0.1
setuptools 80.9.0
vunit_hdl 4.7.0
</syntaxhighlight>

===Edalize===
Edalize este o bibliotecă Python pentru interacțiunea cu instrumente EDA. Poate crea fișiere-proiect pentru instrumentele suportate și le poate rula în mod batch sau GUI (acolo unde modul GUI este suportat). Aici este [https://github.com/olofk/edalize pagina github pentru edalize] iar aici un link direct către un [https://github.com/olofk/edalize?tab=readme-ov-file#edalize fișier README]

===Vunit===
VUnit este o platformă open source pentru testarea unitară (unit testing) VHDL/Verilog/SystemVerilog. Oferă funcționalitățile necesare realizării unui proces automat de testare a codului HDL.
Aici este [https://github.com/VUnit/vunit pagina proiectului] iar aici este un link direct către un [https://github.com/VUnit/vunit/blob/master/README.md fișier README].

===ghdl===
După toate acestea, am avut alte probleme:
<syntaxhighlight lang="bash">
---> Build directory: /Users/tom/.teroshdl/build
---> Make installation folder path: System path
Error: '['make', 'run']' exited with an error: 2
</syntaxhighlight>

Cele mai comunte trei cauze pentru această eroare sunt:
#Fișierul '''Makefile''' nu a fost găsit → VUnit/edalize nu l-au generat corect
#Lipsește simulatorul → trebuie verificat dacă este instalat un simulator (gen ghdl sau ModelSim)
#Probleme cu calea către executabil → executabilul simulatorului nu este în variabila PATH de sistem

La mine s-a dovedit a fi a doua problemă

<syntaxhighlight lang="bash">
# Check for GHDL (free, open-source)
which ghdl
ghdl --version
</syntaxhighlight>

Și l-am instalat cu brew:
<syntaxhighlight lang="bash">
# Install GHDL via Homebrew
brew install ghdl
</syntaxhighlight>

===Icarus Verilog===
Pagina [https://steveicarus.github.io/iverilog/ proiectului este aici], iar aici este un fișier [https://github.com/steveicarus/iverilog#the-icarus-verilog-compilation-system README] din respozitoriul online.
<syntaxhighlight lang="bash">
# Install Icarus Verilog
brew install icarus-verilog
</syntaxhighlight>

==Comenzi compilare și simulare==

<syntaxhighlight lang="bash">
#!/bin/bash

# Compile
iverilog -o sim logic_gates.v logic_gates_tb.v

# Run simulation
vvp sim

# Open waveform
surfer logic_gates.vcd
</syntaxhighlight>

Despre FPGA-uri

Yo3iti — Sun, 01 Nov 2026 10:07:38 GMT

Link-uri interne

← Versiunea anterioară		Versiunea de la data 1 noiembrie 2026 12:07
(Nu s-a afișat o versiune intermediară efectuată de același utilizator)
Linia 10:		Linia 10:

	==Link-uri interne==		==Link-uri interne==
	[[FPGA:Toolchains — Suite de dezvoltare\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.		* [[FPGA:Toolchains — Suite de dezvoltare\|Toolchains — Suite de dezvoltare FPGA]] - în aceste pagini sunt informații despre diverse suite de dezvoltare care pot fi utilizate pe diverse platforme. Aici se găsesc și informații despre setarea mediului TerosHDL pentru dezvoltare HDL pe Mac.
			* [[Arty Z7]]


	==Documentație==		==Documentație==

FPGA:Toolchains — Suite de dezvoltare

Yo3iti — Sun, 01 Nov 2026 10:05:34 GMT

Pagină nouă: __TOC__ =Toolchains — Suite de dezvoltare= '''8/02/2026''' Cred că cel mai bun echivalent în limba română pentru ''toolchains'' este ''suite de dezvoltare'' sau ''instrumente de dezvoltare'' și reprezintă un ansamblu de instrumente a căror utilizare permite realizarea unor aplicații de la cap la coadă. Personal prefer termenul de ''suite de dezvoltare'' deoarece este mai ilustrativ pentru imaginea unui grup de aplicații și alte instrumente, hardware și softwar...

Pagină nouă

Despre FPGA-uri

Yo3iti — Sun, 01 Nov 2026 10:05:00 GMT

@@ Linia 6: / Linia 6: @@
 Nu în ultimul rând trebuie menționat că există pe piața producătorilor de FPGA jucători mai mici decât [https://www.intel.com/content/www/us/en/products/programmable.html Intel] (fost Altera) și [https://www.xilinx.com Xilinx]. [http://www.latticesemi.com/ Lattice], de pildă, este specializat pe nișa circuitelor cu logică programabilă compacte, pentru dispozitive mobile și dedicate DSP ceea ce le face să fie foarte atrăgătoare pentru multe proiecte de radioamatorism care nu necesită complexitatea unor circuite cu foarte multe circuite logice.
-==Toolchains — Suite de dezvoltare==
+'''1/11/2026'''
-'''8/02/2026'''
+Aceste pagini reprezintă o colecție de informații obținute din diverse experimente personale. Deoarece volumul de informații a crescut, pe 1 noiembrie 2026 le-am organizat mai structurat, pe domenii de experimente.
-Cred că cel mai bun echivalent în limba română pentru ''toolchains'' este ''suite de dezvoltare'' sau ''instrumente de dezvoltare'' și reprezintă un ansamblu de instrumente a căror utilizare permite realizarea unor aplicații de la cap la coadă.
+==Link-uri interne==
 ==Documentație==