Divizor cu 16 - Revizia istoricului

Yo3iti la 9 februarie 2026 19:33

2026-02-09T19:33:25Z

@@ Linia 42: / Linia 42: @@
    end
 endmodule
 </syntaxhighlight>

Yo3iti la 9 februarie 2026 19:32

2026-02-09T19:32:34Z

← Versiunea anterioară		Versiunea de la data 9 februarie 2026 21:32
Linia 11:		Linia 11:
	output reg clk_div8,		output reg clk_div8,
	output reg clk_div16		output reg clk_div16
	);		);
	always @(posedge clk)~~. // la fiecare front pozitiv de tact...~~
	clk_div2 <= ~clk_div2; ~~// semnalul clk_div2 trece în low la fiecare al doilea tact = divizare cu 2~~		// Initialize on reset
			always @(posedge clk or posedge reset) begin
			if (reset)
			clk_div2 <= 1'b0;
			else
			clk_div2 <= ~clk_div2;
			end

	always @(posedge clk_div2) ~~// etc, pe baza logicii de mai sus~~		always @(posedge clk_div2 or posedge reset) begin
	clk_div4 <= ~clk_div4;		if (reset)
			clk_div4 <= 1'b0;
			else
			clk_div4 <= ~clk_div4;
			end

	always @(posedge clk_div4)		always @(posedge clk_div4 or posedge reset) begin
	clk_div8 <= ~clk_div8;		if (reset)
			clk_div8 <= 1'b0;
			else
			clk_div8 <= ~clk_div8;
			end

	always @(posedge clk_div8)		always @(posedge clk_div8 or posedge reset) begin
	clk_div16 <= ~clk_div16;		if (reset)
			clk_div16 <= 1'b0;
			else
			clk_div16 <= ~clk_div16;
			end

	endmodule		endmodule

Yo3iti la 1 februarie 2020 10:50

2020-02-01T10:50:57Z

← Versiunea anterioară		Versiunea de la data 1 februarie 2020 12:50
Linia 28:		Linia 28:

	[[Fișier:Divizor cu 16, verilog.png\|none\|640px\|Divizor cu 16, verilog]]		[[Fișier:Divizor cu 16, verilog.png\|none\|640px\|Divizor cu 16, verilog]]
			==Cărți==
			* [https://plan.seek.intel.com/PSG_WW_NC_LPCD_FR_2018_FPGAforDummiesbook FPGAs For Dummies]

Yo3iti la 26 ianuarie 2020 17:06

2020-01-26T17:06:40Z

← Versiunea anterioară		Versiunea de la data 26 ianuarie 2020 19:06
Linia 12:		Linia 12:
	output reg clk_div16		output reg clk_div16
	);		);
	always @(posedge clk)		always @(posedge clk). // la fiecare front pozitiv de tact...
	clk_div2 <= ~clk_div2;		clk_div2 <= ~clk_div2; // semnalul clk_div2 trece în low la fiecare al doilea tact = divizare cu 2

	always @(posedge clk_div2)		always @(posedge clk_div2) // etc, pe baza logicii de mai sus
	clk_div4 <= ~clk_div4;		clk_div4 <= ~clk_div4;

Yo3iti la 26 ianuarie 2020 17:03

2020-01-26T17:03:40Z

← Versiunea anterioară		Versiunea de la data 26 ianuarie 2020 19:03
Linia 26:		Linia 26:
	endmodule		endmodule
	</syntaxhighlight>		</syntaxhighlight>

			[[Fișier:Divizor cu 16, verilog.png\|none\|640px\|Divizor cu 16, verilog]]

Yo3iti: Pagină nouă: /* Un exemplu de divizor cu 16 care folosește metoda flip-flop-urilor în cascadă */ module clock_divider( input clk, input reset, output...

2020-01-26T17:00:48Z

Pagină nouă: <syntaxhighlight lang="verilog"> Un exemplu de divizor cu 16 care folosește metoda flip-flop-urilor în cascadă: module clock_divider( input clk, input reset, output...

Pagină nouă

<syntaxhighlight lang="verilog">
/*
Un exemplu de divizor cu 16 care folosește metoda flip-flop-urilor în cascadă
*/

module clock_divider(
input clk,
input reset,
output reg clk_div2,
output reg clk_div4,
output reg clk_div8,
output reg clk_div16
);
always @(posedge clk)
clk_div2 <= ~clk_div2;

always @(posedge clk_div2)
clk_div4 <= ~clk_div4;

always @(posedge clk_div4)
clk_div8 <= ~clk_div8;

always @(posedge clk_div8)
clk_div16 <= ~clk_div16;

endmodule
</syntaxhighlight>