Contribuțiile utilizatorului Yo3iti

22 februarie 2026

• 19:0922 februarie 2026 19:09 dif ist 0 Lecturi →2023 (37)
• 19:0922 februarie 2026 19:09 dif ist 0 Lecturi →2026
• 12:3222 februarie 2026 12:32 dif ist +1 Lecturi →2024
• 12:3222 februarie 2026 12:32 dif ist +212 Lecturi →2025
• 12:2122 februarie 2026 12:21 dif ist +132 Lecturi →2025
• 12:1822 februarie 2026 12:18 dif ist 0 Lecturi →2026
• 12:1722 februarie 2026 12:17 dif ist +609 Lecturi Fără descriere a modificării
• 01:2622 februarie 2026 01:26 dif ist +1 Porți logice Fără descriere a modificării actuală
• 01:2622 februarie 2026 01:26 dif ist +2.336 N Porți logice Pagină nouă: <syntaxhighlight lang="verilog"> module logic_gates ( input wire a, input wire b, output wire y0, output wire y1, output wire y2 ); assign y0 = ~a; assign y1 = ~(a&b); assign y2 = ~(a|b); endmodule </syntaxhighlight> Și un testbench: <syntaxhighlight lang="verilog"> `timescale 1ns/1ps module logic_gates_tb; // Declare testbench signals reg a, b; wire y0, y1, y2; // Instantiate the design under test (DUT) logic_gates dut (...
• 01:2522 februarie 2026 01:25 dif ist +18 N Fișier:Surfer verilog.png Fără descriere a modificării actuală
• 01:2022 februarie 2026 01:20 dif ist +34 Despre FPGA-uri →Exemple
• 01:1822 februarie 2026 01:18 dif ist −44 Despre FPGA-uri Fără descriere a modificării
• 01:1822 februarie 2026 01:18 dif ist +222 Despre FPGA-uri Fără descriere a modificării

20 februarie 2026

• 00:0420 februarie 2026 00:04 dif ist +34 Ce este conceptul de "hardware lichid" Fără descriere a modificării actuală
• 00:0120 februarie 2026 00:01 dif ist +2.171 N Ce este conceptul de "hardware lichid" Pagină nouă: Conceptul de „hardware lichid” este considerat special deoarece permite definirea funcționalității hardware a unui dispozitiv prin simpla descărcare a unui cod software (un fișier de configurare numit bitstream). Aceasta transformă radical modul în care sunt proiectate și utilizate sistemele electronice, oferind câteva avantaje fundamentale: * Flexibilitatea utilizării: O singură placă hardware poate fi utilizată pentru o multitudine de aplicații diferite....
• 00:0020 februarie 2026 00:00 dif ist +43 Bazele arhitecturii FPGA pentru începători →De ce este special? (Hardware Lichid) actuală

19 februarie 2026

• 23:5919 februarie 2026 23:59 dif ist +3.156 N Bazele arhitecturii FPGA pentru începători Pagină nouă: Un FPGA (Field-Programmable Gate Array) este un circuit integrat programabil pe care îl poți configura pentru a deveni aproape orice tip de circuit digital dorești. Spre deosebire de un procesor obișnuit (CPU) care execută instrucțiuni una după alta, un FPGA îți permite să construiești hardware-ul propriu-zis care să execute sarcini în paralel. Iată conceptele de bază: ==Din ce este format un FPGA?== Imaginează-ți o tablă imensă de piese LEGO care pot fi re...
• 23:5719 februarie 2026 23:57 dif ist +265 Despre FPGA-uri Fără descriere a modificării

13 februarie 2026

• 23:2713 februarie 2026 23:27 dif ist +50 N Digilent Arty A7-100T vs Arty Z7 (Zynq-7000 Z7020) Yo3iti a redenumit pagina Digilent Arty A7-100T vs Arty Z7 (Zynq-7000 Z7020) în Digilent Arty A7-100T vs Arty Z7 actuală Etichetă: Redirecționare nouă
• 23:2713 februarie 2026 23:27 dif ist 0 m Digilent Arty A7-100T vs Arty Z7 Yo3iti a redenumit pagina Digilent Arty A7-100T vs Arty Z7 (Zynq-7000 Z7020) în Digilent Arty A7-100T vs Arty Z7 actuală

12 februarie 2026

• 22:4912 februarie 2026 22:49 dif ist +3.225 Digilent Arty A7-100T vs Arty Z7 →7. Target Use
• 22:4612 februarie 2026 22:46 dif ist +2.493 N Digilent Arty A7-100T vs Arty Z7 Pagină nouă: = Digilent Arty A7-100T vs Arty Z7 (Zynq-7000 Z7020) = == 1. Programmable Logic & FPGA Fabric == {| class="wikitable" style="text-align:center" ! Feature !! Arty A7-100T !! Arty Z7-20 |- | FPGA Device || style="background:#90EE90"|Artix-7 XC7A100T || Zynq-7000 XC7Z020 (PL) |- | Logic Cells || style="background:#90EE90"|~101,440 || ~85,000 |- | LUTs || style="background:#90EE90"|~15,850 || Included |- | Block RAM || ~4,860 kbit || style="background:#90EE90"|~4.9 Mbit |- | DS...
• 22:4312 februarie 2026 22:43 dif ist +39 Despre FPGA-uri →Documentație
• 22:4312 februarie 2026 22:43 dif ist +89 Despre FPGA-uri →Documentație
• 22:4212 februarie 2026 22:42 dif ist −4.144 Comparație între diverse plăci de dezvoltare cu FPGA Fără descriere a modificării actuală Etichetă: Anulare manuală
• 22:4112 februarie 2026 22:41 dif ist +4.144 Comparație între diverse plăci de dezvoltare cu FPGA Fără descriere a modificării Etichetă: Revenit

9 februarie 2026

• 21:409 februarie 2026 21:40 dif ist +28 APRS Fără descriere a modificării actuală
• 21:399 februarie 2026 21:39 dif ist +441 APRS Fără descriere a modificării
• 21:369 februarie 2026 21:36 dif ist +184 APRS Fără descriere a modificării
• 21:339 februarie 2026 21:33 dif ist +957 Divizor cu 16 Fără descriere a modificării actuală
• 21:339 februarie 2026 21:33 dif ist −938 Despre FPGA-uri →Icarus Verilog Etichetă: Anulare manuală
• 21:329 februarie 2026 21:32 dif ist +188 Divizor cu 16 Fără descriere a modificării
• 21:179 februarie 2026 21:17 dif ist −3 Analiza coerenței a două semnale Fără descriere a modificării actuală
• 21:169 februarie 2026 21:16 dif ist 0 N Fișier:Semnale - coerență.png Fără descriere a modificării actuală Etichetă: Recreated
• 21:169 februarie 2026 21:16 dif ist 0 Analiza coerenței a două semnale Fără descriere a modificării
• 21:139 februarie 2026 21:13 dif ist −40 Analiza coerenței a două semnale Fără descriere a modificării
• 21:139 februarie 2026 21:13 dif ist +103 Analiza coerenței a două semnale Fără descriere a modificării
• 21:129 februarie 2026 21:12 dif ist −7 Analiza coerenței a două semnale Fără descriere a modificării
• 21:119 februarie 2026 21:11 dif ist −54 Analiza coerenței a două semnale Fără descriere a modificării
• 21:119 februarie 2026 21:11 dif ist +19 N Fișier:Signal coherence.png Fără descriere a modificării actuală
• 21:089 februarie 2026 21:08 dif ist +6 N Fișier:Tintin.png Fără descriere a modificării actuală
• 21:089 februarie 2026 21:08 dif ist +1 Analiza coerenței a două semnale Fără descriere a modificării
• 21:079 februarie 2026 21:07 dif ist +2 Analiza coerenței a două semnale Fără descriere a modificării Etichetă: Anulare manuală
• 21:069 februarie 2026 21:06 dif ist −2 Analiza coerenței a două semnale Fără descriere a modificării Etichetă: Revenit
• 21:069 februarie 2026 21:06 dif ist +6 Analiza coerenței a două semnale Fără descriere a modificării
• 21:059 februarie 2026 21:05 dif ist −6 Analiza coerenței a două semnale Fără descriere a modificării

8 februarie 2026

• 23:278 februarie 2026 23:27 dif ist +938 Despre FPGA-uri →Icarus Verilog Etichetă: Revenit
• 23:268 februarie 2026 23:26 dif ist +360 Despre FPGA-uri →Toolchains — Suite de dezvoltare
• 23:228 februarie 2026 23:22 dif ist +895 Despre FPGA-uri →Toolchains — Suite de dezvoltare
• 23:188 februarie 2026 23:18 dif ist −240 Despre FPGA-uri →Mediul virtual Python Etichetă: Anulare manuală