Porți logice: Istoricul versiunilor

22 februarie 2026

• actualăprec 02:2622 februarie 2026 02:26 Yo3iti discuție contribuții 2.337 de octeți +1 Fără descriere a modificării
• actualăprec 02:2622 februarie 2026 02:26 Yo3iti discuție contribuții 2.336 de octeți +2.336 Pagină nouă: <syntaxhighlight lang="verilog"> module logic_gates ( input wire a, input wire b, output wire y0, output wire y1, output wire y2 ); assign y0 = ~a; assign y1 = ~(a&b); assign y2 = ~(a|b); endmodule </syntaxhighlight> Și un testbench: <syntaxhighlight lang="verilog"> `timescale 1ns/1ps module logic_gates_tb; // Declare testbench signals reg a, b; wire y0, y1, y2; // Instantiate the design under test (DUT) logic_gates dut (...