Divizor cu 16: Diferență între versiuni
Sari la navigare
Sari la căutare
Pagină nouă: <syntaxhighlight lang="verilog"> →Un exemplu de divizor cu 16 care folosește metoda flip-flop-urilor în cascadă: module clock_divider( input clk, input reset, output... |
Fără descriere a modificării |
||
| Linia 26: | Linia 26: | ||
endmodule | endmodule | ||
</syntaxhighlight> | </syntaxhighlight> | ||
[[Fișier:Divizor cu 16, verilog.png|none|640px|Divizor cu 16, verilog]] | |||
Versiunea de la data 26 ianuarie 2020 20:03
/*
Un exemplu de divizor cu 16 care folosește metoda flip-flop-urilor în cascadă
*/
module clock_divider(
input clk,
input reset,
output reg clk_div2,
output reg clk_div4,
output reg clk_div8,
output reg clk_div16
);
always @(posedge clk)
clk_div2 <= ~clk_div2;
always @(posedge clk_div2)
clk_div4 <= ~clk_div4;
always @(posedge clk_div4)
clk_div8 <= ~clk_div8;
always @(posedge clk_div8)
clk_div16 <= ~clk_div16;
endmodule
